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V CC
V CC_UV_r
V REGA_UV_r
V CC_UV_f
V REGA_UV_f
V REGA
Note: V REGA & V REG rise and fall slopes will be dependent
on output capacitance and load current
V REG
V REG_UVR_r
V REG_UVR_f
POR
DEVRES Flag Cleared by User
DEVRES
Time
Figure 6. Power-Up Timing
CS
t LEAD
t SCLKR
t SCLK
t SCLKF
t SCLKH
t CSCLK
t CSN
SCLK
t ACCESS
t SCLKL
t VALID
t HOLD_OUT
t LAG
t CLKCS
t DISABLE
MISO
t HOLD_IN
t SETUP
MOSI
Figure 7. Serial Interface Timing
MMA65xx
Sensor
Freescale Semiconductor, Inc.
11
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